Laporan Akhir Modul 1




MODUL 1

GERBANG LOGIKA

1.Jurnal  [Kembali]

1.1.1 Percobaan 1

A. Gerbang Logika

Input

Output

B1

B0

NOT (H1)

AND (H2)

OR (H3)

XOR (H4)

NAND (H5)

NOR (H6)

XNOR (H7)

0

0

 1

0 

0 

0 

1 

1 

1 

0

1

 1

0

1 

 1

1

0 

0 

1

0

 0

0 

1 

1 

1 

0 

0 

1

1

 0

1 

1 

0 

0 

0 

1 

 

1.1.2 Percobaan 2 Encoder Decoder

A. Encoder

Input

Output

D0

D1

D2

D3

D4

D5

D6

D7

D8

D9

Y3

Y2

Y1

Y0

1

1

1

1

1

1

1

1

1

1

 1

1 

1 

1 

0

1

1

1

1

1

1

1

1

1

 1

1 

1 

1 

X

0

1

1

1

1

1

1

1

1

 1

1 

1 

0 

X

X

0

1

1

1

1

1

1

1

 1

1 

0 

1 

X

X

X

0

1

1

1

1

1

1

 1

1 

0 

0 

X

X

X

X

0

1

1

1

1

1

 1

0 

1 

1 

X

X

X

X

X

0

1

1

1

1

 1

0 

1 

0 

X

X

X

X

X

X

0

1

1

1

 1

0 

0 

1 

X

X

X

X

X

X

X

0

1

1

 1

0 

0 

0 

X

X

X

X

X

X

X

X

0

1

 0

1 

1 

1 

X

X

X

X

X

X

X

X

X

0

 0

1

1 

0 

B. Decode

INPUT

OUTPUT

D

C

B

A

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

Y8

Y9

0

0

0

0

 1

0 

0 

0 

0 

0 

0 

0 

0 

0 


0

0

0

1

 0

1 

0

0 

0 

0 

0 

0 

0 

0 

0

0

1

0

 0

0 

1 

0 

 0

0 

0 

0 

0 

0 

0

0

1

1

 0

0 

0 

1 

0 

0 

0 

0 

0 

0 

0

1

0

0

 0

0 

0 

0 

1 

0 

0 

0 

0 

0 

0

1

0

1

 0

0 

0 

0 

0 

1 

0 

0 

0 

0 

0

1

1

0

 0

0 

0 

0 

0 

0 

1 

0 

0 

0 

0

1

1

1

 0

0 

0 

0 

0 

0 

0 

1 

0 

0 

1

0

0

0

0 

0 

0 

0 

0 

0 

0 

0 

1 

0 

1

0

0

1

 0

0 

0 

0 

0 

0 

0 

0 

0 

1 

 

1.1.3 Percobaan 3 Multiplexer Demultiplexer

A. Multiplexer

Input

Output

X3

X2

X1

X0

Y3

Y2

Y1

Y0

S1

S0

X

Y

X

X

X

0

X

X

X

1

0

0

 0

1 

X

X

0

X

X

X

0

X

0

1

 0

0 

X

0

X

X

X

1

X

X

1

0

 0

1 

0

X

X

X

0

X

X

X

1

1

 0

0 

X

X

X

1

X

X

X

0

0

0

 1

0 

X

X

1

X

X

X

1

X

0

1

 1

1 

X

1

X

X

X

0

X

X

1

0

 1

0 

1

X

X

X

1

X

X

X

1

1

 1

1 

 

B. Demultiplexer

INPUT

OUTPUT

D

C

B

A

Y0

Y1

Y2

Y3

Y4

Y5

Y6

Y7

Y8

Y9

Y10

Y11

Y12

Y13

Y14

Y15

0

0

0

0

 0

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

0

0

0

1

 1

0 

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

0

0

1

0

 1

1 

0

 1

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

0

0

1

1

 1

1 

1 

0 

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

0

1

0

0

 1

1 

1 

1 

0 

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

0

1

0

1

 1

1 

1 

1 

1 

0 

1 

1 

1 

1 

1 

1 

1

1 

1 

1 

0

1

1

0

 1

1 

 1

1

1 

1 

0

1 

1 

1 

1 

1 

1 

1 

1 

1 

0

1

1

1

 1

 1

1 

1 

1 

1 

1 

0 

1 

1 

1 

1 

1 

1 

1 

1 

1

0

0

0

 1

1 

1 

1 

1 

1 

1 

1 

0 

1 

1 

1 

1 

1 

1 

1 

1

0

0

1

 1

1 

1 

1 

1 

1 

1 

1 

1 

0 

1 

1 

1 

1 

1 

1 

1

0

1

0

 1

1 

1 

1 

1 

1 

1 

1 

1 

1 

 0

1 

1 

1 

1 

1 

1

0

1

1

 1

 1

1

1 

1 

1 

1 

1 

1 

1 

1 

0 

1 

1 

1 

1 

1

1

0

0

 1

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

 1

 0

 1

 1

1 

1

1

0

1

 1

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

0 

1 

1 

1

1

1

0

 1

1 

1 

1 

1 

1 

 1

1

 1

1 

1 

1 

1 

 1

0

1 

1

1

1

1

 1

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

1 

0


2.Prosedur Percobaan  [Kembali]

Percobaan 1

1.4.1 Percobaan 1 Gerbang logika dasar

A. Gerbang Logika

1. Buat rangkaian seperti pada gambar dibawah ini.



Gambar 4.1 Rangkaian percobaan 1

 

2. Set switch B0 dan B1 sesuai dengan jurnal, catat output H yang terjadi pada tabel kebenaran.

B. Aljabar Boolean Diberikan fungsi :


Dengan menggunakan Peta Karnaugh dan aljabar Boolean fungsi di atas dapat disederhanakan menjadi


Keduanya dapat pula ditulis sebagai :



Prosedur Percobaan:

1. Buat rangkaian seperti gambar berikut: Diagram logika dari rangkaian yang menyatakan dua bentuk ekivalen dari fungsi yang telah disederhanakan ditunjukkan pada gambar dibawah ini


Gambar 4.2 Rangkaian percobaan 1

 

(Bentuk gerbang dari dua fungsi logika yang memiliki hasil yang sama)

2. Catat hasil yang didapat tersebut dalam bentuk tabel pada jurnal. Bandingkan hasil di dapat dengan persamaaan awal.

 

1.4.2 Percobaan 2 Encoder Decoder

A. Encoder

1. Buatlah sebuah rangkain 10-4 encoder input dan output aktif low menggunankan IC 74147 seperti pada gambar

 


Gambar 4.3 Rangkaian percobaan 2

2. Set Switch D0-D9 sesuai dengan jurnal dan catat hasil pada tabel percobaan

 

A. Decoder

1. Buatlah sebuah rangkaian decoder 4-10 aktif HIGH menggunakan IC 4028

 


Gambar 4.4 Rangkaian percobaan 2

 

2. Set switch A, B, C, dan D sesuai dengan jurnal dan catat hasil output pada tabel hasil percobaan

1.4.3 Percobaan 3 Multiplexer dan Demultiplexer

A. Multiplexer

1. Buatlah rangkaian Multiplexer Dual 4-1 dengan menggunakan IC 4052 seperti pada gambar berikut

 


Gambar 4.5 Rangkaian percobaan 3

2. Set Switch X1-4 dan Y1-4 serta S0 dan S1 sesuai dengan jurnal dan catat hasil pada tabel percobaan

 

A. Demultiplexer

1. Buatlah sebuah rangkaian Demultiplexer 4-16 dengan menggunakan IC 74154.

 


Gambar 4.6 Rangkaian percobaan 2

 2. Set Switch A-D serta E1 dan E2 sesuai dengan jurnal dan catat hasil pada tabel percobaan

3.Video Percobaan  [Kembali]

Penjelasan Kondisi (Kondisi 5 Modul 1)



Percobaan 1 (Gerbang Logika)

Percobaan 2 (Decoder dan Encoder)

Percobaan 3 (Multiplexer dan Demultiplexer)



4.Analisa  [Kembali]

Percobaan 1

1. Analisis perubahan keluaran H1, H2, H3, H4, H5, H6, dan H7 berdasarkan setiap variasi kombinasi input B0 dan B1.

Jawab :

Tiap Komponen (NOT, AND, OR, NAND, NOR, XOR, XNOR) punya keluaran yang bervariasi sesuai dengan logika kerja dari komponen dengan variasi 4 input didapatkan nilai :

Input

Output

B1

B0

NOT (H1)

AND (H2)

OR (H3)

XOR (H4)

NAND (H5)

NOR (H6)

XNOR (H7)

0

0

 1

0 

0 

0 

1 

1 

1 

0

1

 1

0

1 

 1

1

0 

0 

1

0

 0

0 

1 

1 

1 

0 

0 

1

1

 0

1 

1 

0 

0 

0 

1 

Percobaan 2a

2. Analisa pengaruh kondisi output Low dan High terhadap hasil rangkaian encoder.

Jawab :

Pada percobaan saat D0 diabaikan, output dimulai dari bit 0110 pada kondisi seluruhnya 0 (Low) dan 1111 pada saat seluruhnya 1 (High), jadi output low atau high tergantung pada aturan input yang diberikan.

Percobaan 2b

3. Analisis pengaruh setiap kombinasi input terhadap keluaran pada rangkaian decoder dan kondisi keluaran ketika tidak terdapat input yang aktif serta perubahan yang terjadi ketika nilai input melebihi bilangan biner 9 (1001).

Jawab :

Pengaruh kombinasi yaitu menentukan posisi output high yang "secara tabel" terurut secara diagonal seiring perubahan input terhadap rangkaian dan ketika tidak ada input aktif maka akan High pada output Y0 (Pertama) dan jika melebihi biner 9, tergantung jumlah outputnya dan tidak bisa direpresentasikan karena tidak ada output Y10.

Percobaan 3a 

4. Analisa hasil percobaan rangkaian Multiplexer dengan memberikan berbagai variasi kondisi logika pada input data X0, X1, X2, dan X3, kemudian mengubah kombinasi selektor S0 dan S1. Jelaskan bagaimana perubahan input data dan selektor memengaruhi keluaran rangkaian.

Jawab :

Berdasarkan percobaan selektor mempengaruhi sebagai pemberi akses untuk kombinasi input dapat menghasilkan output dari 4 input sekalipun akan menghasilkan 1 output jika sesuai dengan pengaturan selektor dan mengirimkan jawaban sesuai dengan kondisi selektor, Jika Selektor 00 maka nilai input X0 yang akan diberikan, jika Selektor 01 maka input nilai X1 yang akan diberikan.

Percobaan 3b

5. Analisa hubungan persamaan antara Demux dan Decoder, lalu jelaskan mengapa Demux bisa dipandang sebagai Decoder biasa yang ditambahkan satu input data D

Jawab : 

Demultiplexer sederhananya mempunyai fungsi yang sama dengan decoder sebagai pengarah data menuju beberapa saluran keluaran dan jika demux mengaktifkan jalur output berdasarkan pin input biner tanpa data khusus, baru demultiplexer dipandang sebagai decoder dengan tambahan satu input data D

5.Download File  [Kembali]

Laporan Akhir [Download]

Komentar

Posting Komentar